台湾专利TW201314886A 帶有多個外延層的橫向pnp雙極電晶體

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本發明涉及一種帶有多個外延層的橫向PNP雙極電晶體，具體是指利用相同導電類型的多外延層，製備帶有深發射極和深集電極區的橫向雙極電晶體。無需使用溝槽，就能製備深發射極和深集電極區。在每個外延層中，製備垂直對準的擴散區，使擴散區在退火後，合併到連續的擴散區中，作為發射極或集電極或隔離結構。在另一個實施例中，利用溝槽發射極和溝槽集電極區，製備橫向溝槽PNP雙極電晶體。在另一個實施例中，製備合併了LDMOS電晶體的橫向PNP雙極電晶體，以獲得高性能。
公开号:TW201314886A
申请号:TW101134759
申请日:2012-09-21
公开日:2013-04-01
发明作者:Shekar Mallikarjunaswamy；Francois Hebert
申请人:Alpha & Omega Semiconductor；
IPC主号:H01L29-00

专利说明:
帶有多個外延層的橫向PNP雙極電晶體
本發明涉及一種橫向雙極電晶體，尤其是利用多外延層製備的具有深發射極和集電極區的橫向雙極電晶體。
橫向雙極電晶體含有形成在襯底中的發射極和集電極區，作為電晶體的基極。製備發射極和集電極，使襯底區域中的橫向電流相對遠離襯底表面。已知橫向PNP雙極電晶體，但現有的橫向PNP雙極電晶體通常性能有限。
此外，橫向PNP雙極電晶體與寄生襯底PNP器件有關。在垂直方向上，寄生PNP器件形成在P-發射極、N-基極以及P-襯底之間。由於這種垂直寄生PNP器件具有很大的電流增益，為了避免影響主橫向PNP器件，必須禁止使用這種寄生器件。因此，大多數現有的橫向PNP電晶體都含有一個N+掩埋層，在P-發射極下面，N+掩埋層的高摻雜有效地遮罩了寄生器件的增益。
因此，本發明的目的是提供一種帶有多個外延層的橫向PNP雙極電晶體，具體是指利用相同導電類型的多外延層，製備帶有深發射極和深集電極區的橫向雙極電晶體。
依據本發明之一實施例，橫向雙極電晶體包括一個第一導電類型的半導體襯底；一個第一導電類型的第一掩埋層以及一個第二導電類型的第二掩埋層，都形成在半導體襯底上，第二導電類型與第一導電類型相反；以及兩個或多個第二導電類型的外延層，連續形成在半導體襯底上，每個外延層都包括兩個或多個擴散區。形成在外延層中的擴散區與形成在鄰近外延層中的擴散區垂直對準。兩個或多個擴散區中之第一組擴散區相互垂直對準以構成第一導電類型的連續擴散區，並且作為發射極區。兩個或多個擴散區中之第二組擴散區相互垂直對準以構成第一導電類型的連續擴散區，並且作為集電極區。基極區形成在發射極區和集電極區之間的一個或多個外延層中。
根據本發明一實施例之一態樣，垂直對準的第三組擴散區，進一步與第一掩埋層相互垂直對準以構成第一導電類型的連續擴散區，並且作為一個隔離結構。
根據本發明一實施例之另一態樣，更包括：一個第二導電類型的沉降擴散區，形成在至少一外延層中，延伸到第二掩埋層，並與第二掩埋層電性接觸。依據本發明之次一實施例，橫向雙極電晶體包括一個第一導電類型的半導體襯底；一個第一導電類型的第一掩埋層以及一個第二導電類型的第二掩埋層，都形成在半導體襯底上，第二導電類型與第一導電類型相反；一個第二導電類型的第一外延層，形成在半導體襯底上；第一導電類型的第三、第四和第五掩埋層，形成在第一外延層中，第三掩埋層與第一掩埋層垂直對準，第四和第五掩埋層形成在第二掩埋層上方；一個第二導電類型的第二外延層，形成在第一外延層上；以及第一導電類型的第一、第二和第三沉降區，形成在第二外延層中，第一沉降區與第三掩埋層垂直對準，第二沉降區與第四掩埋層垂直對準，第三沉降區與第五掩埋層垂直對準。其中第一掩埋層、第三掩埋層以及第一沉降區構成一個第一導電類型的連續擴散區，並且作為隔離結構，第四掩埋層和第二沉降區構成第一導電類型的連續擴散區，並且作為發射極區，第五掩埋層和第三沉降區構成第一導電類型的連續擴散區，並且作為集電區；基極區形成在發射極區和集電極區之間的第一和第二外延層中。
根據本發明次一實施例之一態樣，更包括：一個第二導電類型的沉降擴散區，形成在一個或多個外延層中，延伸到第二掩埋層，並與第二掩埋層電性接觸。
依據本發明之另一實施例，一種用於製備橫向雙極電晶體的方法，包括製備一個第一導電類型的半導體襯底；在半導體襯底中，製備一個第一導電類型的第一掩埋層以及一個第二導電類型的第二掩埋層，第二導電類型與第一導電類型相反；在半導體襯底上，連續製備一個或多個第二導電類型的外延層；在每個外延層中，製備兩個或多個擴散區，形成在外延層中的擴散區與形成在鄰近外延層中的擴散區垂直對準；並且對半導體襯底以及一個或多個外延層退火。其中，兩個或多個擴散區之第一組擴散區相互垂直對準以構成第一導電類型的連續擴散區，並且作為發射極區。兩個或多個擴散區之第二組擴散區相互垂直對準以構成第一導電類型的連續擴散區，並且作為集電極區。基極區形成在發射極和集電極區之間的一個或多個外延層中。
根據本發明另一實施例之一態樣，垂直對準的第三組擴散區，進一步與第一掩埋層相互垂直對準以構成第一導電類型的連續擴散區，並且作為一個隔離結構。
根據本發明另一實施例之另一態樣，在一個或多個外延層中，製備一個第二導電類型的沉降擴散區，延伸到第二掩埋層，並與第二掩埋層電性接觸。
依據本發明之又一實施例，橫向雙極電晶體包括：一個第一導電類型的半導體襯底；一個第二導電類型的外延層，形成在半導體襯底上，第二導電類型與第一導電類型相反；一個第二導電類型的第一掩埋層，形成在半導體襯底和外延層之間；第一和第二溝槽，形成在外延層中，至少用多晶矽層填充第一及第二溝槽，多晶矽層用第一導電類型的摻雜物摻雜；第一導電類型的第一和第二擴散區，形成在各自的第一和第二溝槽側壁周圍的外延層中，每個溝槽的多晶矽層都與各自溝槽側壁周圍各自的擴散區電性接觸；以及一個閘極導體層，形成在外延層上方的閘極電介質上方，閘極導體層形成在第一和第二溝槽之間。其中發射極區形成在第一溝槽和第一擴散區中，集電極區形成在第二溝槽和第二擴散區中，基極區形成在與第一和第二溝槽相連的第一和第二擴散區之間的外延層中。
根據本發明又一實施例之一態樣，閘極導體層電性連接到發射極區，並且作為基極區的場板。
根據本發明又一實施例之另一態樣，閘極導體層所加電壓用於改變發射極區到閘極導體層的擊穿電壓。
根據本發明又一實施例之又一態樣，更包括：一個第二導電類型的沉降擴散區，形成在外延層中，延伸到第一掩埋層，並且與第一掩埋層電性接觸。
依據本發明之再一實施例，橫向雙極電晶體包括：一個第一導電類型的半導體襯底；一個第二導電類型的外延層，形成在半導體襯底上，第二導電類型與第一導電類型相反；一個第二導電類型的第一掩埋層，形成在半導體襯底和外延層之間；一個第一導電類型的阱區，形成在外延層中；一個形成在外延層中的第一溝槽，以及一個形成在外延層之阱區中的第二溝槽，至少用一多晶矽層填充第一及第二溝槽，多晶矽層用第一導電類型的摻雜物摻雜；第一導電類型的第一和第二擴散區，形成在各自的第一和第二溝槽側壁周圍的外延層中，每個溝槽的多晶矽層與各自溝槽側壁周圍各自的擴散區電性接觸；一個場氧化層，形成在阱區中且鄰近第二溝槽；一個閘極導體層，形成在外延層上方的閘極電介質上方，閘極導體層形成在第一和第二溝槽之間。其中發射極區形成在第一溝槽和第一擴散區中，集電極區形成在第二溝槽和第二擴散區中，基極區形成在與第一和第二溝槽相連的第一和第二擴散區之間的外延層中。
根據本發明再一實施例之一態樣，閘極導體層所加電壓用於改變發射極區到閘極導體層的擊穿電壓。
根據本發明又一實施例之另一態樣，更包括：一個第二導電類型的沉降擴散區，形成在外延層中，延伸到第一掩埋層，並與第一掩埋層電性接觸。依據本發明的另一方面，利用溝槽發射極和溝槽集電極區，製備了一種橫向溝槽PNP雙極電晶體。橫向溝槽PNP電晶體可以是門電路，用於控制擊穿電壓。在另一個實施例中，製備合併了LDMOS電晶體的橫向PNP雙極電晶體，以獲得高性能。
閱讀以下詳細說明並參照附圖後，將更好地理解本發明。
以下結合附圖，通過詳細說明較佳的具體實施例，對本發明做進一步闡述。
依據本發明的原理，橫向雙極電晶體包括溝槽發射極和溝槽集電極區，以形成極窄發射極區，從而提高發射極效率。本發明所述的橫向雙極電晶體的一個顯著特點是，使用與製備發射極/集電極溝槽以及溝槽隔離結構相同的溝槽工藝，因此不需要為製備溝槽發射極和集電極進行額外的處理工藝。在本發明的實施例中，橫向雙極電晶體為PNP雙極電晶體。在本發明的實施例中，可以利用離子植入到形成在半導體層中的溝槽中，形成溝槽發射極和溝槽集電極區。在其他實施例中，通過從重摻雜的多晶矽填充溝槽向外開始摻雜物，製備溝槽發射極和溝槽集電極區。
依據本發明的另一方面，利用相同導電類型的多個外延層，製備帶有深發射極和深集電極區的橫向雙極電晶體。製備深發射極和深集電極區，並沒有使用溝槽。在一個實施例中，製備帶有兩個或多個N-型外延層的橫向PNP雙極電晶體。重摻雜P+區形成在每個外延層中，互相垂直對準，退火、以及深發射極和深集電極區形成後，使重摻雜區擴散併合並在單獨的垂直擴散區中。
在本發明的其他實施例中，利用溝槽發射極和溝槽集電極區，製備橫向溝槽PNP雙極電晶體。可以對橫向溝槽PNP電晶體設置門限，以便控制擊穿電壓。在另一個實施例中，橫向PNP雙極電晶體與LDMOS電晶體合併，獲得了很好的性能。
本發明所述的橫向雙極電晶體，具有良好的性能，提高了發射極和集電極效率。橫向雙極電晶體也實現了最小化的襯底植入以及寄生襯底PNP效應。更重要的是，本發明所述的橫向雙極電晶體在高電流密度下獲得了高電流增益。此外，本發明所述的橫向雙極電晶體的製備工藝，可以與標準CMOS或BCD（雙極-CMOS-DMOS）工藝相容。因此，本發明所述的橫向雙極電晶體可以與現有的製備工藝輕鬆集成。
（1）利用溝槽發射極和集電極的隔離結構，在溝槽中自動植入P+的橫向PNP。
在本發明的第一個實施例中，通過將離子植入到半導體層中所形成的溝槽側壁內，製備溝槽發射極和溝槽集電極。溝槽的底部內襯薄側壁氧化層，剩餘部分用多晶矽填充。溝槽底部的薄側壁氧化層的作用是，阻止溝槽底部拐角的發射極-至-基極擊穿。
參見第1A至1K圖，將詳細介紹本發明所述的橫向PNP電晶體的製備工藝及結構。參見第1A至1K圖，橫向PNP電晶體形成在P-型矽之半導體襯底10上。在粒子植入工藝前，形成P+掩埋層14和N+掩埋層16，緩衝氧化層12形成在半導體襯底10的頂面上。利用各自的掩埋和粒子植入工藝，製備P+掩埋層14和N+掩埋層16。可以進行一次或多次退火，驅動植入摻雜物，從而構成如第1A圖所示的掩埋層。
然後，除去緩衝氧化層12，在半導體襯底10上製備一個N-型外延層18，如第1B圖所示。在一些實施例中，製備緩衝氧化物，進行掩膜和高劑量的磷離子植入，製備N+沉降片20，N+沉降片20為重摻雜N-型區，用於接觸N+掩埋層16。在本發明的一些實施例中，N+沉降片20是可選的，可以省去。在一個可選實施例中，將N-型外延層18摻雜到N-阱通常使用的摻雜能級。
形成N-型外延層18之後，在N-型外延層18上製備一個厚氧化物硬掩膜22，作為電絕緣的電介質層。首先，形成氧化物硬掩膜22的圖案，限定溝槽在N-型外延層18中形成的區域。向下刻蝕氧化物硬掩膜22，刻蝕到襯底表面。然後，在刻蝕裸露的襯底的地方，進行溝槽刻蝕，形成窄的溝槽24，以便製備溝槽發射極和集電極以及較寬的溝槽26，形成溝槽隔離結構，如第1C圖所示。在這種方式下，利用單獨的溝槽刻蝕工藝，製備發射極/集電極溝槽以及隔離溝槽。溝槽隔離結構的溝槽26之開口較寬，因此溝槽在N-型外延層18中刻蝕得比溝槽24更深。在一些實施例中，可以選擇進行圓孔刻蝕，使溝槽24及26底部變得平滑。
然後，進行P-型離子植入工藝，在溝槽24和26的側壁上植入P-型摻雜物，構成P-型區28，如第1D圖所示。在一個實施例中，通過P-型離子注入，使P-型植入觸及溝槽26的側壁和底部，使之隔離。然而，選取氧化物硬掩膜22的厚度、窄的溝槽24的寬度以及植入的傾斜角，使溝槽24的底部不受任何P-型植入物的影響。在一些實施例中，可以選擇進行N-型溝槽底部補償植入，以便在窄的溝槽24的下方形成N+區30，如第1D圖所示。補償植入是可選的，當P-型植入的傾斜角不足以避免將P-型摻雜物引入到窄的溝槽24的底部時，可以使用補償植入。
然後，如第1E圖所示，在溝槽24、26之開口中，沉積或熱生長一個薄層氧化層32。氧化層32也稱為溝槽襯裡氧化物，內襯溝槽底部和溝槽側壁。氧化層32最好具有良好的工藝覆蓋度，一致地覆蓋溝槽側壁和底部。在一個實施例中，氧化層32是一層高溫熱氧化物（HTO）。然後，沉積多晶矽層34，填充溝槽24、26，並且在溝槽襯裡氧化層32的表面上構成多晶矽層34以及氧化物硬掩膜22，如第1E圖所示。在一些實施例中，通過P+摻雜工藝，對沉積的多晶矽層34進行摻雜。
先將多晶矽層34回刻到在氧化物硬掩膜22上方的溝槽襯裡氧化層32的頂部，如第1F圖所示。然後，進一步過度刻蝕多晶矽層34，使多晶矽層34在矽表面下方凹陷，也就是說，在N-型外延層18的頂面以下，如第1G圖所示。其次，通過各向同性的氧化物刻蝕，除去裸露的溝槽襯裡氧化層32，如第1H圖所示。因此，溝槽24、26被多晶矽層34部分填充，通過溝槽襯裡氧化層32，作為電介質層，多晶矽層34與N-型外延層18絕緣。只要多晶矽層34和溝槽襯裡氧化層32僅填充一部分溝槽，就可以改變多晶矽層34和溝槽中的溝槽襯裡氧化層32的高度。多晶矽層34/溝槽襯裡氧化層32的確切高度，對於實施本發明並不重要，只要在窄的溝槽24的側壁上保留充足的裸露矽，以便於形成到P-型區28的電性接觸即可。更確切地說，溝槽24底部剩餘部分的溝槽襯裡氧化層32為溝槽底部提供電絕緣，使溝槽底部區域傳導閉鎖。
沉積另一個多晶矽層36，填充溝槽24、26的剩餘部分，在氧化物硬掩膜22的表面上方製備一個多晶矽層，如第1I圖所示。用P-型摻雜物摻雜多晶矽層36，構成一個重摻雜的P+多晶矽層。然後，形成多晶矽層36的圖案，製備集電極互連環38以及發射極場板40，如第1J圖所示。這時，擴散溝槽24側壁附近P-型區28的植入摻雜物，構成P+擴散區28a以及P+擴散區28b。還擴散P+區在隔離溝槽26以及P+掩埋層14的側壁處的植入摻雜物，並且在垂直方向上相互重疊，從而構成隔離結構，如第1J圖所示。進一步形成多晶矽層36的圖案，構成隔離結構場板42。然後，通過在電介質層上方形成金屬互連，完成橫向PNP雙極電晶體，如第1K圖所示。
第1K圖表示利用上述含有可選N+沉降片20的製備工藝，製備完整的橫向PNP雙極電晶體。在電介質層44（例如BPSG層）中的接觸開口上方，製備到PNP電晶體的發射極、集電極和基極端的金屬接頭。更確切地說，製備集電極接頭46，形成到集電極互連環38的電性接觸，製備發射極接頭48，形成到發射極場板40的電性接觸，製備基極接頭50，形成到N+沉降片20的電性接觸。在這種方式下，製備橫向PNP雙極電晶體，發射極形成在P+擴散區28a中，集電極形成在P+擴散區28b中，基極形成在N-型外延層18中。在本實施例中，所形成的集電極作為包圍著發射極的一個環結構。基極是P+擴散區28a和P+擴散區28b之間的距離。
N+沉降片20電性接觸N+掩埋層16的作用在於，降低基極電阻，從而使P+發射極、N-外延基極以及P型之半導體襯底10構成的垂直寄生PNP電晶體失效。因此，所形成的橫向PNP電晶體更加穩固，免受不必要的寄生襯底傳導的影響。此外，發射極場板40覆蓋著基極區，作為基極區的靜電屏蔽，有提高電晶體電流增益的作用。更確切地說，發射極場板具有遮罩基極區在重疊的氧化層中建立靜電場的作用，我們已經知道這種靜電場會產生過量的洩露，擊穿電壓的降低以及電流增益的降低。因此，所製備的橫向PNP雙極電晶體很穩固，同時具有很高的性能。
第2圖表示橫向PNP雙極電晶體的一個可選實施例，其製備方式與第1K圖所示的橫向PNP電晶體的製備方式相同，但是添加了包圍著發射極和集電極擴散區的橫向擴散基極區。參見第2圖，利用與上述第1A至1K圖所示基本相同的製備工藝，製備橫向PNP電晶體60。然而，製備橫向PNP電晶體60所使用的摻雜水準低於標準的基極摻雜水準。也就是說，N-型外延層68的摻雜水準低於以上實施例中N-外延層18所用的摻雜水準。然後，在植入P-型區28之前，通過額外的N-基極植入工藝，就像P+植入那樣，在全部溝槽附近製備N-基極區62。驅動工藝後，在全部溝槽附近都形成了N-基極區62。N-基極區62的摻雜水準高於N-型外延層68的摻雜水準。儘管，N-基極植入也引入到要製備隔離結構的寬溝槽中，但是後續的P+植入、驅動以及重摻雜P+掩埋層都將克服N-基極植入。因此，隔離溝槽引入N-基極植入物不會產生影響，而且N-基極植入也不需要任何掩膜工藝。N-基極植入和驅動後，參見上述第1A至1K圖所示的那樣，進行P+植入以及後續的處理工藝。因此，所形成的橫向PNP電晶體60包括一個橫向擴散的窄基極，以獲得更高的性能。
在橫向PNP電晶體60中，基極包括部分N-型外延層68，用兩個鄰近的N-基極區62之間的距離“d”表示。在這種情況下，可以利用窄溝槽之間設定的距離大小，將N-型外延層68保留在N-基極區62之間。在第3圖所示的一個可選實施例中，在窄溝槽之間可以使用較小的間距，使N-基極區62相互靠近，橫向PNP電晶體的基極中不存在任何N-型外延層68。從而使構成的橫向PNP電晶體70通過橫向擴散的窄基極，獲取高性能。
可選實施例——氮化物掩膜。
在上述實施例中，在外延層上方製備一個氧化物硬掩膜，並且覆蓋用於製備溝槽。在外延層上保留氧化物硬掩膜，用於剩餘的製備工藝，並且作為外延層的絕緣層。依據本發明的一個可選實施例，利用氮化物掩膜，在形成襯裡氧化物之前，除去氧化物硬掩膜。第4A至4H圖表示依據本發明的可選實施例，製備橫向PNP雙極電晶體的工藝步驟。
參見第4A至4H圖，橫向PNP電晶體形成在P-型矽之半導體襯底10上，N-型外延層18形成在橫向PNP電晶體上。利用單獨的掩膜和離子植入工藝，在襯底上製備P+掩埋層14和N+掩埋層16。通過一次或多次退火，驅動植入摻雜物，在半導體襯底10和N-型外延層18之間構成掩埋層，如第4A圖所示。在一些實施例中，通過製備緩衝氧化物或襯墊氧化物以及可選的N+沉降片20植入工藝，製備N+沉降片20到N+掩埋層16。
形成N-型外延層18之後，在N-型外延層18的緩衝氧化物上沉積一個氮化層82。然後，在氮化層82上製備一個厚氧化物硬掩膜22。首先，形成氧化物硬掩膜22和氮化層82的圖案，限定溝槽在N-型外延層18中形成的位置。氧化物硬掩膜22、氮化層82以及襯墊氧化物都向下刻蝕到N-型外延層18的矽表面。然後，通過溝槽刻蝕，刻蝕裸露的矽，構成窄的溝槽24，用於形成溝槽發射極和集電極，構成較寬的溝槽26，用於形成溝槽隔離結構，如第4B圖所示。
然後，通過P-型離子植入工藝，在溝槽24和26的側壁上植入P-型摻雜物，構成P-型區28，如第4C圖所示。在一個實施例中，植入工藝是利用硼，進行一種帶旋轉的複合傾斜植入。P-型離子植入的方式，使P-型植入觸及溝槽24的側壁和溝槽26的側壁及底部。在一些實施例中，可以選擇進行N-型溝槽底部補償植入，以便在窄溝槽24下方，形成N+區30。
然後，除去氧化物硬掩膜22，保留氮化層82。在溝槽開口24、26中，沉積或熱生長一薄層氧化層32，如第4C圖所示。氧化層32，也稱為溝槽襯裡氧化物，內襯溝槽底部和溝槽側壁。在一個實施例中，氧化層32是一層高溫熱氧化物（HTO）。然後，沉積多晶矽層34，填充溝槽24、26，並且在溝槽襯裡氧化物32和氮化層82的表面上製備一個多晶矽層34，如第4C圖所示。在一些實施例中，通過P+摻雜工藝，摻雜沉積的多晶矽層34。
首先，向下刻蝕多晶矽層34到氮化層82上方的溝槽襯裡氧化物32上方，如第4D圖所示。然後，進一步過度刻蝕多晶矽層34，使多晶矽層34在矽表面下方凹陷，也就是說，在N-型外延層18的頂面以下，如第4E圖所示。接下來，通過各向同性氧化物刻蝕，除去裸露的溝槽襯裡氧化物32，如第4F圖所示。使氮化層82裸露出來，並用多晶矽層34部分填充溝槽24、26，通過溝槽襯裡氧化物32，多晶矽層34與N-型外延層18絕緣。
沉積另一個多晶矽層36，填充溝槽24、26的剩餘部分，並且在氮化層82的表面上方製備一個多晶矽層36，如第4G圖所示。用P-型摻雜物摻雜多晶矽層36，形成重摻雜的P+多晶矽層。然後，形成多晶矽層36的圖案，構成集電極互連環38和發射極場板40，如第4H圖所示。進一步形成多晶矽層36的圖案，構成隔離結構場板42。然後，通過與上述第1K圖相同的方式，在電介質層上方，製備金屬互連，從而製成橫向PNP雙極電晶體。在第4A至4H圖所示的製備工藝中，製備溝槽並植入P+離子之後，除去氧化物硬掩膜，僅保留氮化層，覆蓋外延層。因此，所製成的橫向PNP電晶體具有很高的性能。
（2）利用溝槽發射極和集電極的隔離結構，在溝槽中自動摻雜P+的橫向PNP。
在本發明的第二實施例中，通過用重摻雜多晶矽填充半導體層中的溝槽，並且從摻雜的多晶矽填充物向外擴散摻雜物，自動摻雜溝槽側壁，製備溝槽發射極和溝槽集電極。在沉積多晶矽之前，在溝槽底部製備一個氧化層。氧化層提供絕緣，並防止在溝槽的底部拐角處發生發射極到基極的擊穿。
參見第5A至5J圖，它們將詳細介紹本發明所述的橫向PNP電晶體的製備工藝及結構。參見第5A至5J圖，橫向PNP電晶體形成在P-型矽之半導體襯底10上。在離子植入工藝之前，緩衝氧化層12形成在半導體襯底10的頂面上，然後形成P+掩埋層14和N+掩埋層16。利用各自的掩膜和離子植入工藝，製備P+掩埋層14和N+掩埋層16。通過一次或多次退火，驅動植入摻雜物，從而構成掩埋層，如第5A圖所示。
然後，除去緩衝氧化層12，並且在半導體襯底10上形成N-型外延層18，如第5B圖所示。在一些實施例中，製備緩衝氧化物，通過掩膜和高劑量的磷離子植入工藝，製備N+沉降片20，N+沉降片20為重摻雜的N-型區，以便接觸N+掩埋層16。在一個可選實施例中，將N-型外延層18摻雜到N-阱通常使用的摻雜水準。
製備N-型外延層18之後，在外延層上製備一個厚的氧化物硬掩膜22。形成氧化物硬掩膜22的圖案，限定溝槽在N-型外延層18中形成的位置。氧化物硬掩膜22向下刻蝕到N-型外延層18的矽表面。然後，通過溝槽刻蝕，刻蝕裸露的襯底，構成窄的溝槽24，用於形成溝槽發射極和集電極，構成較寬的溝槽26，用於形成溝槽隔離結構，如第5C圖所示。通過這種方式，利用單獨的溝槽刻蝕工藝，製備發射極/集電極溝槽和隔離溝槽。溝槽隔離結構的溝槽26之開口較寬，因此在N-型外延層18中刻蝕的溝槽26比溝槽24更深。在一些實施例中，可以選擇圓孔刻蝕，使溝槽的底部平滑。
然後，除去氧化物硬掩膜22，在矽表面上沉積第二氧化層84。也就是說，N-型外延層18的頂部，溝槽的側壁及底部都用第二氧化層84覆蓋，如第5D圖所示。在一個實施例中，第二氧化層84都是高密度等離子（HDP）氧化物。HDP氧化物的沉積使厚氧化層位於溝槽的底部以及N-型外延層18上方，而薄氧化層沿溝槽的側壁。然後，通過增稠工藝，使HDP氧化物緻密。
然後，通過短濕氧化物刻蝕，除去溝槽側壁上的薄氧化層，如第5E圖所示。通過氧化物刻蝕，N-型外延層18上方和溝槽底部的第二氧化層84仍然保留，但溝槽側壁的第二氧化層84被除去。然後，可以選擇進行掩膜和刻蝕工藝，除去溝槽26底部的第二氧化層84，用於形成隔離結構，如第5F圖所示。
沉積多晶矽層86，填充溝槽24、26，並且在第二氧化層84上方製備一個多晶矽層86，如第5G圖所示。在本實施例中，多晶矽層86可以是P+重摻雜多晶矽層。然後，形成多晶矽層86的圖案，以製備集電極互連環38以及發射極場板40，如第5H圖所示。進一步形成多晶矽層86的圖案，以製備隔離結構場板42。然後，對整個器件退火，使P+重摻雜多晶矽層86的P+摻雜物向外擴散到溝槽24的側壁中，以及溝槽26的側壁及底部，如第5I圖所示。在窄溝槽24處，由於第二氧化層84僅保留在溝槽底部，防止窄溝槽24底部的摻雜物向外擴散，因此P-型區28僅沿溝槽側壁形成。然而，在除去底部氧化物的寬溝槽26處，P+摻雜物從多晶矽層86開始，向外擴散到溝槽的側壁和底部附近。隔離溝槽26的P-型區28延伸到N-型外延層18中，與P+掩埋層14合併，構成隔離結構，如第5I圖所示。
第5J圖表示利用上述製備工藝含有可選的N+沉降片20的橫向PNP雙極電晶體的一個實施例。到PNP電晶體的發射極、集電極以及基極端的金屬接頭，形成在電介質層44（例如BPSG層）的接觸開口上方。更確切地說，集電極接頭46用於電性連接到集電極互連環38，發射極接頭48用於電性連接到發射極場板40，基極接頭50用於電性連接到N+沉降片20。在這種方式下，橫向PNP雙極電晶體的發射極形成在P+擴散區28a中，集電極形成在P+擴散區28b中，基極形成在N-型外延層18中。在本實施例中，集電極作為環結構包圍著發射極。基極為P+擴散區28a和P+擴散區28b之間的距離。如上所述，N+沉降片20電性連接N+掩埋層16的作用是，降低基極電阻，從而使器件中的垂直寄生PNP電晶體無效。因此，製備的橫向PNP電晶體更加穩固，並且不受不良的寄生襯底傳導的影響。此外，發射極場板40覆蓋著基極區，作為基極區的靜電屏蔽，可以提高電晶體的電流增益。橫向PNP雙極電晶體更加耐用，同時具有很高的性能。
第6圖表示橫向PNP雙極電晶體的一個可選實施例，其製備方式與第5J圖所示的橫向PNP電晶體相同，但是添加了包圍著發射極和集電極擴散區的橫向擴散的基極區。參見第6圖，利用與上述第5A至5J圖相同的製備工藝，製備橫向PNP電晶體90。然而，使用摻雜水準低於標準的基極摻雜水準的N-型外延層68，製備橫向PNP電晶體90。也就是說，N-型外延層68的摻雜水準低於上述實施例中N-型外延層18所用的摻雜水準。然後，製備溝槽並且沉積和刻蝕第二氧化層84之後，如第5F圖所示，通過額外的N-基極植入工藝，在所有的溝槽附近製備N-基極區62。N-基極植入不需要避開窄溝槽的底部。驅動工藝之後，在所有的溝槽周圍製備N-基極區62。N-基極區62的摻雜水準高於N-型外延層68的摻雜水準。雖然，寬溝槽26中製備隔離結構的地方也引入了N-基極植入物，但後續的P+自動摻雜和驅動，以及重摻雜P+掩埋層將克服N-基極植入物。因此，隔離溝槽的N-基極植入不需要掩膜工藝。N-基極植入和驅動之後，沉積多晶矽等後續的工藝步驟可以參照上述第5G至5J圖所示的方式進行。因此，所製成的橫向PNP電晶體90包括一個橫向擴散的窄基極，以獲得更高的性能。
在橫向PNP電晶體90中，基極包括部分N-型外延層68，用兩個鄰近的N-基極區62之間的距離“d”表示。在這種情況下，窄溝槽24之間指定的距離尺寸，保留了N-基極區62之間的N-型外延層68。在第7圖所示的一個可選實施例中，窄溝槽之間可以使用較小的間距，使N-基極區62相互靠近，橫向PNP電晶體的基極中不保留N-型外延層68。橫向PNP電晶體100憑藉橫向擴散的窄基極，獲得高性能。
可選實施例——氮化物掩膜。
在上述實施例中，HDP氧化層84形成在外延層上方，掩膜用於製備溝槽。在外延層上保留氧化層，用於後續的製備工藝，氧化層作為外延層的絕緣層。依據本發明的一個可選實施例，所用的氮化物掩膜附加了HDP氧化層。使用氮化物掩膜的作用是，保護溝槽的頂部邊緣，使覆蓋著的多晶矽層中的P-型摻雜物自動擴散最小化。第8A至8J圖表示依據本發明的一個可選實施例，用於橫向PNP雙極電晶體的製備工藝的剖面圖。
參見第8A至8J圖，橫向PNP電晶體形成在P-型矽之半導體襯底10上。在離子植入工藝之前，緩衝氧化層12形成在襯底10的頂面上，以製備P+掩埋層14和N+掩埋層16。利用各自的掩膜和離子植入工藝，製備P+掩埋層14和N+掩埋層16。進行一次或多次退火，驅動植入的摻雜物，從而製成掩埋層，如第8A圖所示。
然後，除去緩衝氧化層12，在半導體襯底10上製備N-型外延層18，如第8B圖所示。在一個可選實施例中，N-型外延層18的摻雜水準與N-阱通常使用的摻雜水準相同。在N-型外延層18上製備緩衝氧化物。在一些實施例中，如上所述，進行N+沉降片20植入工藝，以便形成接觸N+掩埋層16的N+沉降片20。
製備N-型外延層18之後，在N-型外延層18的緩衝氧化物上沉積一個氮化層102。然後，在氮化層102上製備一個厚的氧化物硬掩膜22。首先，形成氧化物硬掩膜22以及氮化層102的圖案，限定溝槽在N-型外延層18中形成的位置。將氧化物硬掩膜22、氮化層82以及襯墊氧化物向下刻蝕到N-型外延層18的矽表面。然後，通過溝槽刻蝕，刻蝕裸露的襯底，構成窄的溝槽24，用於形成溝槽發射極和集電極，構成較寬的溝槽26，用於形成溝槽隔離結構，如第8C圖所示。
然後，除去氧化物硬掩膜22，在矽表面（包括氮化層的頂部以及溝槽的側壁和底部）上沉積第二氧化層84，如第8D圖所示。在一個實施例中，第二氧化層84都是高密度等離子（HDP）氧化物。HDP氧化物的沉積使厚氧化層位於溝槽的底部以及N-型外延層18上方，而薄氧化層沿溝槽的側壁。然後，通過增稠工藝，使HDP氧化物緻密。
然後，通過短濕氧化物刻蝕，除去溝槽側壁上的薄氧化層，如第8E圖所示。通過氧化物刻蝕，氮化層上方和溝槽底部的第二氧化層84仍然保留，但溝槽側壁的第二氧化層84被除去。然後，可以選擇進行掩膜和刻蝕工藝，除去溝槽26底部的第二氧化層84，用於形成隔離結構，如第8F圖所示。沒有被氧化物刻蝕所影響的氮化層102，完整地保留在N-型外延層18上方。在這種情況下，氮化層102保護溝槽的頂部邊緣，不受多晶矽層後續的自動摻雜影響，從而使滲透到溝槽頂部拐角的過量摻雜物最少。更確切地說，當N-型外延層18僅被HDP氧化物覆蓋時，氧化物刻蝕會使N-型外延層18上方的氧化層從溝槽的頂部拐角開始凹陷，如第5E圖所示。然後，當在氧化層上方形成重摻雜多晶矽層並且進行自動摻雜時，P+擴散區將進一步延伸到與溝槽側壁相對的溝槽頂部拐角處的外延層中，如第5I圖所示。在N-型外延層18上方使用氮化層可以避免過量的摻雜物在溝槽的頂部拐角處滲透，這將在下文中詳細介紹。
刻蝕HDP第二氧化層84之後，沉積多晶矽層86，填充溝槽24、26，並且在第二氧化層84上方製備多晶矽層，如第8G圖所示。在本實施例中，多晶矽層86為P+重摻雜多晶矽層。然後，形成多晶矽層86的圖案，以製備集電極互連環38以及發射極場板40，如第8H圖所示。進一步形成多晶矽層86的圖案，以製備隔離結構場板42。然後，對整個器件退火，使P+摻雜物從P+重摻雜多晶矽層86開始向外擴散到溝槽24的側壁及溝槽26的側壁和底部中，如第8I圖所示。在窄溝槽24處，由於第二氧化層84仍然在溝槽的底部，阻止摻雜物在窄溝槽底部向外擴散，因此P+區28僅沿溝槽的側壁形成。然而，在除去了底部氧化物的寬溝槽26處，P+摻雜物從多晶矽層86開始向外擴散到溝槽的側壁和底部附近。隔離溝槽26的P+擴散區28延伸到N-型外延層18中，與P+掩埋層14合併，構成隔離結構，如第8I圖所示。
製備P-型區28的退火工藝之後，進行橫向PNP電晶體的剩餘處理工藝。例如，在多晶矽層上沉積一個電介質層44（例如BPSG層），形成集電極、發射極以及襯底接觸開口的圖案。通過金屬沉積和形成圖案，製備到PNP電晶體的發射極、集電極以及基極的接頭。因此，所形成的橫向PNP電晶體更加耐用，並且免受不必要的寄生襯底傳導的影響。此外，發射極場板40覆蓋著基極區，作為基極區的靜電屏蔽，有提高電晶體電流增益的作用。因此，所製備的橫向PNP雙極電晶體很穩固，同時具有很高的性能。
（3）多個外延層中的橫向PNP。
依據本發明的另一個方面，利用相同導電類型的多個外延層，製備帶有深發射極和深集電極區的橫向雙極電晶體。第9A至9D圖表示依據本發明的可選實施例，製備橫向PNP電晶體的工藝步驟的剖面圖。參見第9A至9D圖，橫向PNP電晶體形成在P-型矽之半導體襯底200上。在離子植入之前，緩衝氧化層202形成在半導體襯底200的頂面上，以製備P+掩埋層204和N+掩埋層206。P+掩埋層204，也稱為“上ISO”（上隔離）區，參見隔離結構的掩埋層擴散，並與重疊的擴散區合併。利用各自的掩膜及離子植入工藝，製備P+上ISO層204以及N+掩埋層206。通過一次或多次退火，驅動植入的摻雜物，從而構成P+上ISO204及N+掩埋層206，如第9A圖所示。
然後，除去緩衝氧化層202，並且在襯底200上製備第一N-型外延層210，如第9B圖所示。襯墊氧化層212生長在第一外延層210上。然後，通過掩膜工藝，限定P+掩埋層214的區域。利用P-型摻雜物（例如硼）進行離子植入工藝，製備P+掩埋層214，如第9B圖所示。一個或多個P+掩埋層214在垂直方向上與P+上ISO層204對齊。可以選擇進行退火。在一些實施例中，通過掩膜和高劑量的磷離子植入工藝，製備重摻雜N-型區的N+沉降片（圖中沒有表示出），以便接觸N+掩埋層206，如上所述。N+沉降片是可選的，在本發明的一些實施例中，可以省略。然後，除去襯墊氧化層212，並且在第一外延層210上製備第二外延層220，如第9C圖所示。在第二外延層220上生長一個襯墊氧化層222。然後，通過另一次掩膜工藝，限定P+沉降區224的區域。利用P-型摻雜物（例如硼）進行離子植入工藝。對於很深的離子植入，要用高劑量的P+沉降片植入工藝，如第9C圖所示。P+沉降區224在垂直方向上與P+掩埋層214對準。在一些實施例中，通過掩膜和高劑量的磷離子植入工藝，製備N+沉降片（圖中沒有表示出），以便接觸形成在第一外延層210中的N+沉降片。N+沉降片是可選的，在本發明的一些實施例中，可以省略。
然後，將含有第一和第二外延層210、220的半導體器件退火，並將從P+上ISO層204、P+掩埋層214以及P+沉降區224植入的摻雜物擴散，使垂直方向上對準的植入區相互合併，如第9D圖所示。更確切地說，P+沉降區224a與P+掩埋層214a合併，以構成連續的P+區，用於製備橫向PNP電晶體的發射極230。P+沉降區224b與P+掩埋層214b合併，以構成連續的P+區，用於製備橫向PNP電晶體的集電極232。當集電極232作為發射極周圍的環時，P+沉降區224c和P+掩埋層214c可以連接到或作為P+沉降區224a和P+掩埋層214a周圍的一個環區。最終，P+沉降區224d與P+掩埋層214d合併，並且進一步與P+上ISO區204d合併，以構成一個連續的P+區，可以用於製備橫向PNP電晶體的隔離結構234。
然後通過電介質沉積、接觸掩膜和刻蝕，以及接頭金屬化等後續的處理工藝，完成橫向PNP電晶體。
因此，無需使用溝槽，就可以製備帶有深發射極和深集電極區的橫向PNP電晶體。在本實施例中，利用兩個N-型外延層，製備橫向PNP雙極電晶體。在其他實施例中，可以在襯底上連續製備三個或多個N-型外延層，以構成深發射極和集電極區。每個N-型外延層都包括重摻雜P+區，在垂直方向上與形成在鄰近的外延層中的P+區對齊，使所有的垂直對齊的P+區都在退火後合併到單獨的垂直擴散區中。以這種方式，形成了帶有深發射極和深集電極區的橫向PNP電晶體。
（4）帶有閘極結的溝槽PNP。
第10圖表示依據本發明的一個實施例，橫向溝槽雙極電晶體的剖面圖。參見第10圖，橫向雙極電晶體300形成在P-型之半導體襯底302上，N-型掩埋層304形成在上面。N-型外延層306形成在P-型之半導體襯底302上。溝槽308、310形成在N-型外延層306中，並用P+摻雜多晶矽或金屬填充。當溝槽被P+摻雜多晶矽填充時，後續退火過程中向外擴散的P-型摻雜物，在溝槽附近構成P+擴散區312和314。閘極多晶矽316，被閘極氧化層與N-型外延層306分開，形成在兩個溝槽之間的N-型外延層306上方。電介質層形成在閘極多晶矽上方，並且製成到溝槽的接頭。
這樣一來，溝槽308、310構成橫向PNP電晶體的發射極和集電極端。更確切地說，發射極形成在溝槽308中，而集電極形成在溝槽310中。基極形成在N-型外延層306中，到基極的接頭可以穿過N+沉降片到N-型掩埋層304。
在一個實施例中，閘極多晶矽316短接至發射極，使閘極多晶矽316作為基極區的場板。在另一個實施例中，用作閘極控制器的閘極多晶矽316提供擊穿電壓調諧。更確切地說，可利用閘極控制器改變發射極到閘極的擊穿電壓。
（5）合併的橫向PNP和LDMOS。
第11圖表示依據本發明的一個實施例，帶有LDMOS電晶體的合併橫向PNP雙極電晶體的剖面圖。參見第11圖，橫向雙極電晶體400形成在P-型之半導體襯底402上，N-型掩埋層404形成在上面。N-型外延層406形成在P-型之半導體襯底402上。高壓P-阱420形成在N-型外延層406中，以構成LDMOS電晶體的漂流區。高壓P-阱420的摻雜濃度低於標準的P-阱，使P-阱能夠承受高電壓。場氧化層418形成在N-型外延層406的頂面上，以及高壓P-阱420中。
溝槽408形成在N-型外延層406中，而另一個溝槽410形成在高壓P-阱420中，在場氧化層418的遠端。然後，都用P+摻雜多晶矽或金屬填充這兩個溝槽。
當溝槽被P+摻雜多晶矽填充時，後續退火過程中向外擴散的P-型摻雜物，在溝槽附近構成P+擴散區412和414。閘極多晶矽416，被閘極氧化層與N-型外延層406分開，形成在溝槽408開始的N-型外延層406上方、高壓P-阱420上方以及場氧化層418上方。電介質層形成在閘極多晶矽416上方，並且製成到溝槽的接頭。
這樣一來，溝槽408、410構成橫向PNP電晶體的發射極和集電極端。更確切地說，發射極形成在溝槽408中，而集電極形成在溝槽410中。基極形成在N-型外延層406中，到基極的接頭可以穿過N+沉降片到N-型掩埋層404。LDMOS電晶體通過閘極多晶矽416構成，發射極端作為源極，集電極端作為漏極。LDMOS電晶體的作用是提高發射極/源極到閘極的擊穿電壓。
上述詳細說明用於解釋說明本發明的典型實施例，並不作為局限。本發明範圍內可能存在各種修正和變化。本發明的範圍應由所附的權利要求書限定。
10、200、302、402．．．半導體襯底
14、204、214、214a、214b、214c．．．P+掩埋層
16、206．．．N+掩埋層
12、202．．．緩衝氧化層
18、68、306、406．．．N-型外延層
20．．．N+沉降片
22．．．氧化物硬掩膜
24、26、308、310、408、410．．．溝槽
28．．．P-型區
30．．．N+區
32．．．氧化層
34、36、86．．．多晶矽層
38．．．集電極互連環
40．．．發射極場板
28a、28b、312、314、412、414．．．P+擴散區
42．．．隔離結構場板
44．．．電介質層
46．．．集電極接頭
48．．．發射極接頭
50．．．基極接頭
60、70、90、100．．．橫向PNP電晶體
62．．．N-基極區
d．．．距離
82、102．．．氮化層
84．．．第二氧化層
210．．．第一外延層
212、222．．．襯墊氧化層
220．．．第二外延層
224、224a、224b、224c．．．P+沉降區
204、204d．．．P+上ISO層
230．．．發射極
232．．．集電極
234．．．隔離結構
300．．．橫向溝槽雙極電晶體
304、404．．．N-型掩埋層
316、416．．．閘極多晶矽
400．．．橫向雙極電晶體
420．．．高壓P-阱
418．．．場氧化層
第1A~1K圖表示依據本發明的實施例，用於製備橫向PNP雙極電晶體的工藝步驟的剖面圖；
第2圖表示依據本發明的第一可選實施例，一種橫向PNP雙極電晶體的剖面圖；
第3圖表示依據本發明的第二可選實施例，一種橫向PNP雙極電晶體的剖面圖；
第4A~4H圖表示依據本發明的第三可選實施例，用於製備橫向PNP雙極電晶體的工藝步驟的剖面圖；
第5A~5J圖表示依據本發明的可選實施例，用於製備橫向PNP雙極電晶體的工藝步驟的剖面圖；
第6圖表示依據本發明的第四可選實施例，一種橫向PNP雙極電晶體的剖面圖；
第7圖表示依據本發明的第五可選實施例，一種橫向PNP雙極電晶體的剖面圖；
第8A~8J圖表示依據本發明的第五可選實施例，一種橫向PNP雙極電晶體的剖面圖；
第9A~9D圖表示依據本發明的可選實施例，用於製備橫向PNP雙極電晶體的工藝步驟的剖面圖；
第10圖表示依據本發明的一個實施例，一種橫向溝槽雙極電晶體的剖面圖；以及
第11圖表示依據本發明的一個實施例，一種與LDMOS電晶體的相結合的橫向PNP雙極電晶體的剖面圖。
200．．．半導體襯底
214a、214b、214c、214d．．．P+掩埋層
210．．．第一外延層
222．．．襯墊氧化層
220．．．第二外延層
224a、224b、224c、224d．．．P+沉降區
204d．．．P+上ISO層
230．．．發射極
232．．．集電極

权利要求:
Claims (15)
[1] 一種橫向雙極電晶體，其特徵在於，包括：一個第一導電類型的半導體襯底；一個第一導電類型的第一掩埋層以及一個第二導電類型的第二掩埋層，都形成在該半導體襯底上，第二導電類型與第一導電類型相反；以及兩個或多個第二導電類型的外延層，連續形成在該半導體襯底上，每個外延層都包括兩個或多個擴散區，形成在其中一個外延層中的擴散區與形成在鄰近外延層中的擴散區垂直對準；其中該些擴散區中之一第一組擴散區相互垂直對準以構成第一導電類型的一連續擴散區，並且作為一發射極區，該些擴散區中之一第二組擴散區相互垂直對準以構成第一導電類型的一連續擴散區，並且作為一集電極區，一基極區形成在該發射極區和該集電極區之間的一個或多個外延層中。
[2] 如申請專利範圍第1項所述之橫向雙極電晶體，其中垂直對準的一第三組擴散區，進一步與該第一掩埋層相互垂直對準以構成第一導電類型的一連續擴散區，並且作為一個隔離結構。
[3] 如申請專利範圍第1項所述之橫向雙極電晶體，更包括：一個第二導電類型的沉降擴散區，形成在所述的一個或多個外延層中，延伸到該第二掩埋層，並與該第二掩埋層電性接觸。
[4] 一種橫向雙極電晶體，其特徵在於，包括：一個第一導電類型的半導體襯底；一個第一導電類型的第一掩埋層以及一個第二導電類型的第二掩埋層，都形成在該半導體襯底上，第二導電類型與第一導電類型相反；一個第二導電類型的第一外延層，形成在該半導體襯底上；第一導電類型的一第三、一第四和一第五掩埋層，形成在該第一外延層中，該第三掩埋層與該第一掩埋層垂直對準，該第四和該第五掩埋層形成在該第二掩埋層上方；一個第二導電類型的第二外延層，形成在該第一外延層上；以及第一導電類型的一第一、一第二和一第三沉降區，形成在該第二外延層中，該第一沉降區與該第三掩埋層垂直對準，該第二沉降區與該第四掩埋層垂直對準，該第三沉降區與該第五掩埋層垂直對準，其中該第一掩埋層、該第三掩埋層以及該第一沉降區構成一個第一導電類型的連續擴散區，並且作為一隔離結構，該第四掩埋層和該第二沉降區構成第一導電類型的一連續擴散區，並且作為一發射極區，該第五掩埋層和該第三沉降區構成第一導電類型的一連續擴散區，並且作為一集電區；一基極區形成在該發射極區和該集電極區之間的該第一和該第二外延層中。
[5] 如申請專利範圍第4項所述之橫向雙極電晶體，更包括：一個第二導電類型的沉降擴散區，形成在所述的一個或多個外延層中，延伸到該第二掩埋層，並與該第二掩埋層電性接觸。
[6] 一種用於製備橫向雙極電晶體的方法，其特徵在於，包括：製備一個第一導電類型的半導體襯底；在該半導體襯底中，製備一個第一導電類型的第一掩埋層以及一個第二導電類型的第二掩埋層，第二導電類型與第一導電類型相反；在該半導體襯底上，連續製備一個或多個第二導電類型的外延層；在每個外延層中，製備兩個或多個擴散區，形成在其中一個外延層中的擴散區與形成在鄰近外延層中的擴散區垂直對準；並且對該半導體襯底以及一個或多個外延層進行退火；其中該些擴散區中之一第一組擴散區相互垂直對準以構成第一導電類型的一連續擴散區，並且作為一發射極區，該些擴散區中之一第二組擴散區相互垂直對準以構成第一導電類型的一連續擴散區，並且作為一集電極區，一基極區形成在該發射極區和該集電極區之間的一個或多個外延層中。
[7] 如申請專利範圍第6項所述之橫向雙極電晶體，其中垂直對準的一第三組擴散區，進一步與該第一掩埋層相互垂直對準以構成第一導電類型的一連續擴散區，並且作為一個隔離結構。
[8] 如申請專利範圍第6項所述之橫向雙極電晶體，其中在一個或多個外延層中，製備一個第二導電類型的沉降擴散區，延伸到該第二掩埋層，並與該第二掩埋層電性接觸。
[9] 一種橫向雙極電晶體，其特徵在於，包括：一個第一導電類型的半導體襯底；一個第二導電類型的外延層，形成在該半導體襯底上，第二導電類型與第一導電類型相反；一個第二導電類型的第一掩埋層，形成在該半導體襯底和該外延層之間；一第一和第二溝槽，形成在該外延層中，至少用一多晶矽層填充該第一及該第二溝槽，該多晶矽層用第一導電類型的摻雜物摻雜；第一導電類型的一第一和一第二擴散區，形成在各自的第一和第二溝槽側壁周圍的外延層中，每一該些溝槽的多晶矽層都與各自溝槽側壁周圍各自的擴散區電性接觸；以及一個閘極導體層，形成在該外延層上方的一閘極電介質上方，該閘極導體層形成在該第一和該第二溝槽之間，其中一發射極區形成在該第一溝槽和該第一擴散區中，一集電極區形成在該第二溝槽和該第二擴散區中，一基極區形成在與該第一和該第二溝槽相連的第一和第二擴散區之間的外延層中。
[10] 如申請專利範圍第9項所述之橫向雙極電晶體，其中該閘極導體層電性連接到該發射極區，並且作為該基極區的場板。
[11] 如申請專利範圍第9項所述之橫向雙極電晶體，其中該閘極導體層所加電壓用於改變該發射極區到該閘極導體層的擊穿電壓。
[12] 如申請專利範圍第9項所述之橫向雙極電晶體，更包括：一個第二導電類型的沉降擴散區，形成在該外延層中，延伸到該第一掩埋層，並且與該第一掩埋層電性接觸。
[13] 一種橫向雙極電晶體，其特徵在於，包括：一個第一導電類型的半導體襯底；一個第二導電類型的外延層，形成在該半導體襯底上，第二導電類型與第一導電類型相反；一個第二導電類型的第一掩埋層，形成在該半導體襯底和該外延層之間；一個第一導電類型的阱區，形成在該外延層中；一個形成在該外延層中的第一溝槽，以及一個形成在該外延層之阱區中的第二溝槽，至少用一多晶矽層填充該第一及該第二溝槽，該多晶矽層用第一導電類型的摻雜物摻雜；第一導電類型的一第一和一第二擴散區，形成在各自的第一和第二溝槽側壁周圍的外延層中，每個溝槽的多晶矽層與各自溝槽側壁周圍各自的擴散區電性接觸；一個場氧化層，形成在該阱區中且鄰近該第二溝槽；一個閘極導體層，形成在該外延層上方的一閘極電介質上方，該閘極導體層形成在該第一和該第二溝槽之間，其中一發射極區形成在該第一溝槽和該第一擴散區中，一集電極區形成在該第二溝槽和該第二擴散區中，一基極區形成在與該第一和該第二溝槽相連的第一和第二擴散區之間的外延層中。
[14] 如申請專利範圍第13項所述之橫向雙極電晶體，其中該閘極導體層所加電壓用於改變該發射極區到該閘極導體層的擊穿電壓。
[15] 如申請專利範圍第13項所述之橫向雙極電晶體，更包括：一個第二導電類型的沉降擴散區，形成在該外延層中，延伸到該第一掩埋層，並與該第一掩埋層電性接觸。

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